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Actel的Libero集成设计环境为新型ProASIC3和ProASIC3E系列提供全面优化的支持

发布时间:2020-07-21 18:12:57 阅读: 来源:餐边柜厂家

该软件可让客户完全发挥新型低成本器件的全结构功能和特性,

实现器件的序列性能

为了配合业界最低成本现场可编程门阵列 (FPGA) 的推出,Actel公司宣布全新的Libero 6.1集成设计环境 (IDE) 将为以Flash为基础的ProASIC3和ProASIC3E系列FPGA器件提供全面支持。Libero 6.1 IDE具有多项性能、资源优化和易用特性,与先进的第三方设计工具配合使用,可通过仿真、综合及布局实现高效和流畅的流程。该软件已经过优化,以执行ProASIC3和ProASIC3E器件结构的特点,包括独一无二的片上FlashROM (FROM),可独立于FPGA内核轻易进行编程。

Actel反熔丝产品和工具市务总监Saloni Howard-Sarin表示:“作为业界首个具有片上FlashROM及多项先进功能的FPGA,ProASIC3/E器件以极低的价位为设计者提供前所未有的功能特性。我们已对Libero IDE 6.1这项强化型的工具套件进行了多月的广泛测试,确保它能在可靠及直观的设计环境中,充分发挥崭新FPGA系列的功能特性,使到我们的客户在使用新一代器件时充满信心,保证得到最佳的性能表现。”

简单流程有助于落实业界首个FPGA FlashROM

Libero IDE利用创新的技术来协助设计者充分发挥ProASIC3/E器件的FROM功能,独立于FPGA内核而轻易进行编程,适用范围包括设备序列号、IP寻址和版本控制。全新的FlashPoint编程文件生成器将集成预设的FROM宏,包括设备序列,容许客户将FPGA配置与FROM编程档案汇集一起。FlashPoint编程文件生成器还可为FROM内容提供加密功能,如安全报头、加密匙和FlashLOCK安全性等。在完成ProASIC3/E设计流程后,设计者可利用FlashPoint软件改变FROM的功能,同时又保存ProASIC3/E内核逻辑的安全性。

Actel的ACTgen内核构建工具现可提供详尽的用户界面,确保各种FROM内容选项可简单地实现,并畅顺地转换为硬件描述语言 (HDL)。定制的FROM应用可透过数据表输入,或作为文本文件读出。用户也可指定一项内置的特性,在编程期间进行自动增加或减少。这样,每个设备都可拥有独一无二的序列编号以辨别特殊应用。

先进的锁相环 (PLL) 配置

ACTgen内核构建工具带有新的“可视PLL”(Visual PLL) 界面,提供一系列PLL编程选项,大大简化了精确PLL参数的设置。利用ProASIC3/E器件中可定制的时钟调节电路,设计者可调整频率、反馈设置,并可通过“量身剪裁”的PLL示意图设定各种具体的时钟应用参数。

优化ProASIC3/E特性

Libero 6.1 IDE包含MultiView Navigator I/O属性编辑器,可简化ProASIC3/E器件内多达19个I/O标准的选择和编程,因而能简化当中的物理实现流程。

该工具套件为高速ProASIC3/E VersaNet全局网络提供完整的支持,可在ProASIC3/E FPGA内映射多达252个不同的内部或外部时钟。其中,ChipPlanner、物理设计约束 (PDC) 和Magma PALACE (物理和逻辑自动化编译引擎) 物理综合工具全面支持VersaNet全局网络,因此能简化所有物理约束流程的应用。Libero 6.1的时序驱动布局配合Synplicity的Synplify和Magma的PALACE工具,保证ProASIC3/E产品能实现以价值为基础FPGA最高的性能水平 – 即66 MHz、64位PCI性能。

供货

Actel Libero 6.1 IDE备有三种版本:Platinum (白金)、Gold (金) 和Silver (银),全部提供一年期可更新的使用权证。查询进一步价格及供货信息,请联系Actel。

关于Libero集成设计环境

Actel的Libero 6.1 IDE集成了来自EDA伙伴最卓越先进的设计工具,包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司,以及由Actel定制开发的工具,集成至单一FPGA开发套装中。Libero工具套装支持混合模式设计输入,让设计人员可选择在设计中将高级VHDL或Verilog HDL语言模块与原理图模块混合起来。

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